SRAM型FPGA的抗SEU方法研究

SRAM型FPGA的抗SEU方法研究

通過分析靜態隨機訪問存儲器(Static Random Access Memorg,SRAM)型現場可編程門陣列(Field Programable Gate Array,FPGA)遭受空間單粒子翻轉(SEU)效應的影響,并比較幾種常見的抗SEU技術:三模冗余(Triple Module Redwcdancy,TMR)、糾錯碼(Error Correction Code,ECC)和擦洗(Scrubbing),提出了一種硬件、時間冗余相結合的基于雙模塊冗余比較的抗SEU設計方法.在FPGA平臺上對線性反饋移位寄存器(Linear Feedback Shift Register,LFSR)邏輯進行軟件仿真的抗SEU驗證實現,將各種容錯設計方法實現后獲得的實驗數據進行分析比較.結果表明,64階LFSR的抗SEU容錯開銷與基于硬件的TMR方法相比,可以節省92%的冗余邏輯資源;與基于時間的TMR相比,附加時間延遲縮短26%.

作 者： 黃影 張春元 劉東 Huang Ying Zhang Chunyuan Liu Dong   作者單位： 國防科學技術大學計算機學院,長沙,410073  刊 名： 中國空間科學技術  ISTIC PKU 英文刊名： CHINESE SPACE SCIENCE AND TECHNOLOGY  年，卷(期)： 2007 27(4)  分類號： P1  關鍵詞： 單粒子翻轉   現場可編程門陣列   三模冗余   錯誤代碼校驗   空間電子干擾  

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